在数字电路设计中，逻辑门是基础中的基础。今天，我们用VHDL来实现三种最基本的逻辑门：与门（AND）、或门（OR） 和 非门（NOT）！🤔
首先，让我们聚焦于与门的设计。与门的功能很简单：只有当两个输入都为高电平时，输出才为高电平（1）。以下是用VHDL编写的与门代码，采用了`CASE-WHEN`结构，简洁高效👇：
```vhdl
entity AND_GATE is
Port ( A : inSTD_LOGIC;
B : inSTD_LOGIC;
Y : outSTD_LOGIC);
end AND_GATE;
architecture Behavioral of AND_GATE is
begin
process(A, B)
begin
case (A & B) is
when "11" => Y <= '1'; -- 输入全为1时输出1
when others => Y <= '0'; -- 其他情况输出0
end case;
end process;
end Behavioral;
```
通过这种写法，我们可以轻松扩展到其他逻辑门的设计，比如或门和非门。或门只需修改判断条件即可，而非门更简单，直接将输入取反即可。💡
无论是学习还是实际应用，掌握这些基本逻辑门的实现方法都非常关键。如果你对数字电路感兴趣，不妨动手试试吧！🚀
VHDL 逻辑门 CASEWHEN 编程入门